Не работает код Verilog. Error (10170): Verilog HDL syntax error at Course.v(8) near text "="; expecting ".", or "("

Сообщение об ошибке ссылается на выделенную строку. Пробовал использовать $display отдельно и вместе с $write. Перепробовал разный синтаксис, но появлялись лишь другие ошибки. Идей нет